2009-01-01から1年間の記事一覧
こんな感じのプログラムがあってさ @_の意味がわかんねぇよ死ねよごるぁ！！ とか思って調べてもグーグルさんじゃ記号を受け付けて無くて検索出来ないまぁ、適当にプリントデバッグして、引数のことだって理解したけどね そして、ベクトルが@から始まるって…
超てきとうに書いた。あってるかわからん。 module Shift64( input InData, output reg [63:0] OutData, input CLK50M ); always @(posedge CLK50M) begin OutData[63:0] <= {OutData[62:0],InData}; end endmodule
なんかこういうのも考えてみた。 コンパイル通してないので、実際に使えるかは要検証。 always @(posedge CLK) begin cnt[0] <= PSW; cnt[1] <= (cnt[0] && PSW); cnt[2] <= (cnt[1] && cnt[0]); cnt[3] <= (cnt[2] && cnt[1]); cnt[4] <= (cnt[3] && cnt[2]…
簡単なプッシュスイッチのアレ作ったけど、カウント量増やした方がいいのかなぁ。 always @(posedge CLK) begin if(PSW) begin if(cnt == 8'hff) begin nr <= 1; end else begin cnt <= cnt + 1; end end else begin cnt <= 0; nr <= 0; end end
今日は、同じ研究室の人にUNIONとSTRUCTについて簡単な説明をして放置。自分でも結構忘れてて、テストとして書いてみた関数。途中まで、「あれ？セグメントエラー！？」とか意味不明なことで騒いでたけど、マロックね。ぐへへへへへへ。 #include <stdio.h> struct no</stdio.h>…
結局、100MHzから480kbpsを作ることに。480000bps 100000000 / 480000 ==> 208.333... 9600bps 100000000 / 9600 ==> 10416.667...9600でテスト通信を行って行けたら480000で試す。 4800kでダメだったら9600でいいじゃない。
ML501に搭載されているRS232CのチップはADM3202ARUZだそうでhttp://www.analog.com/static/imported-files/jp/data_sheets/ADM1385_3202_3222_JP.pdfによると、460 kbpsのデータ・レートだそうで…。RS232Cでのデータの送受信って、決められた速度じゃないと…
ここに、ML501のmigデザインが落ちています。http://japan.xilinx.com/products/boards/ml501/ml501_11.1_1/mig.htmはい、これを参考にしたら一発ですよ。俺、死ね。ひゃっほい！！
Placer: Placement generated during map. Routing: Completed - errors found. Timing: Completed - 26 errors found.Number of error messages: 0 Number of warning messages: 11 Number of info messages: 3Writing design to file LAB_DESIGN.ncd PAR d…
この出力、SYS_CLK_INとREF_CLK200_INが振動していない どういうことですか、死んでください。 IBUFGDS_LVPECL_25 lvds_sys_clk_input ( .I (SYS_CLK_P), .IB (SYS_CLK_N), .O (SYS_CLK_IN) ); IBUFGDS_LVPECL_25 lvpecl_clk200_in ( .O (REF_CLK200_IN), .I…
またお前かクロックを１系統にってどういうことなんだろ。
エラーは出ないようになったけど動かない。死ねばいいのに。
今日のエラー ERROR:ConstraintSystem:59 - Constraint [c.ucf(33)]: NET "clk0" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constrai…
phy_init_doneが立たない。 もうだめだ、あきらめるしかない。
ERROR:PhysDesignRules:368 - The signal is incomplete. The signal is not driven by any source pin in the design. ERROR:PhysDesignRules:10 - The network is completely unrouted. ERROR:Bitgen:25 - DRC detected 2 errors and 0 warnings. Please s…
ERROR:Xst:2035 - Port has illegal connections. This port is connected to an input buffer and other components.BANKが違うpinを繋ぐとなる。以後気をつけるように。
今日のエラーって感じにシリーズ化しましょう。 ERROR:Xst:872 - "lab_design.v" line 325: Unsupported target. mig_32 ddr2_sdram( // SYSTEM .sys_rst_n (!PSWRST), .sys_clk_p (CLK333MP), .sys_clk_n (CLK333MN), .clk200_p (CLK200MP), .clk200_n (CLK…
ERROR:Place:864 - Incompatible IOB's are locked to the same bank 3 Conflicting IO Standards are: IO Standard 1: Name = LVCMOS25, VREF = NR, VCCO = 2.50, TERM = NONE, DIR = OUTPUT, DRIVE_STR = NR List of locked IOB's: LED ERROR:Place:864 - …
NET "DDR2_DQ[13]" LOC = "B22" ; #Bank 15 NET "DDR2_DQ[14]" LOC = "A22" ; #Bank 15 NET "DDR2_DQ[15]" LOC = "A23" ; #Bank 15 ... NET "sys_clk_p" LOC = "F14" ; #Bank 3 NET "sys_clk_n" LOC = "E13" ; #Bank 3 NET "clk200_p" LOC = "D13" ; #Bank 3…
ERROR:Xst:2033 - Port I of Input buffer XLXI_2/u_mem_controller/u_ddr2_infrastructure/DIFF_ENDED_CLKS_INST.SYS_CLK_INST is connected to GND ERROR:Xst:2033 - Port IB of Input buffer XLXI_2/u_mem_controller/u_ddr2_infrastructure/DIFF_ENDED_C…
ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB component: PAD symbol "CLK333MN" (Pad Signal = CLK333MN) SlaveBuffer symbol "mem_interface_top_infrastructure/lvds_sys_clk_input/SLAVEBUF.DIFFIN" (Output Signal = …
死ねばいいのに。 ERROR:LIT:411 - IOBUFDS symbol "ddr2_sdram/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u_iob_dqs/gen_dqs_iob_ddr2.u_iobuf_dqs" (output signal=ddr2_sdram/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u…
MIGの使い方を勉強してきました。phy_init_doneが1だと書き込み可能。 sysclkはユーザーが定義したらダメ、勝手にいじるな。てな感じで、サンプルプログラムももらったので、適当に頑張ろうと思います。
あなたは、ついったー(twitter)の存在をご存知だろうか？ twitterとは、140字以内の言葉を投稿(POST)するウェブサービスである。 あなたはtwitterを登録することによって、発言(POST)をすることが出来るようになります。 まずは、http://twitter.com/という…
ここらへんを削除しても良いのか理解できない自分がもどかしい。 ############################################################################ # Clock constraints # ############################################################################NET…
１から作り直そうとMIGで生成されたものをそのままコンパイルしたんだけど MAPでエラーとか ERROR:Place:207 - Due to SelectIO banking constraints, the IOBs in your design cannot be automatically placed. ERROR:Pack:1654 - The timing-driven placem…
XilinxのCoreGeneratorだったかに MIG(メモリーインターフェースジェネレーター) ってのがあるのでメモリーに書き込んで遊ぼうかと思ったのですが。クロックが死ぬ。UCFファイルうざいわ ERROR:ConstraintSystem:59 - Constraint [mig_31/user_design/par/mi…
inoutで宣言したやつの使い方がさっぱりで、死んでた。最初は inout aaa; always @(posedge clock) begin if(in) begin assign aaa = 1; end else begin uuu = aaa; end end って感じでやってたけど。inout aaa;assign aaa = (in)? 1:uuu;でいいみたいね。
カウンター回路？っぽいものを使おうとして、 わざわざcntを何度も呼び出す必要ないよなぁ とか考えていじったけど大して効率が良くなったわけではなく…。state 2'h2 がいらない子っぽいんだよねぇ このままだと、1clock分無駄にしてるし。 module count28( …
Check Syntaxではエラーが発生しないが Synthesizeでエラーが発生する。 ERROR:Xst:528 - Multi-source in Unit on signal というエラーがズラーっと並ぶ Output port IOBUF:IO of instance Signal > in Unit is assigned to VCC電源につながってるってんな…
