64bitシフトレジスタ

超てきとうに書いた。あってるかわからん。

module Shift64(
    input InData,
    output reg [63:0] OutData,
    input CLK50M
    );

always @(posedge CLK50M) begin
	OutData[63:0] <= {OutData[62:0],InData};
end

endmodule