DF F7 8F 89 6D F3 45 1F 73 BE 86 40 E0 3F EA 7F FD 82 88 E2 16 65 C7 D0 13 D7 BC EE 58 EF F3 1F FF EA 99 ...こんな感じのデータの、0~Fの個数を調べる。 perl -ne 'for(split){print"$1\n$2\n" if/(.)(.)/}' 001.txt > 001.s sort 001.s > a.txt って…

ERROR:MapLib:979 - LUT2 symbol "memory/LAB_DESIGN_USR/r_APP_WDF_DATA_mux0000<0>1" (output signal=memory/LAB_DESIGN_USR/r_APP_WDF_DATA_mux0000<0>) has input signal "memory/ShiftRegistar/OutData<0>" which will be trimmed. See Section 5 of th…

メモリの書き込み→読み込みを１アドレスずつに実行する物を書いているのだが、上手く動作しない。１を書きこむと１が読み込まれる。 次に２を書きこむと１が読み込まれる。 次に３を書きこむと２が読み込まれる。 次に４を書きこむと２がよみこまれる。 次に…

意味分からん。 ダメだ。 ERROR:LIT:411 - IOBUFDS symbol "memory/ddr2_sdram/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u_iob_dqs/gen_dqs_iob_ddr2.u_iobuf_dqs" (output signal=memory/ddr2_sdram/u_ddr2_top_0/u_mem_if_top/u_phy_top/…

ERROR:Xst:1706 - Unit <LAB_DESIGN_SEQ>: port <sig_WRFIN> of logic node <get_data_mux0000> has no source ERROR:Xst:1706 - Unit <LAB_DESIGN_SEQ>: port <sig_WRFIN> of logic node <r_write_or0000> has no source ERROR:Xst:1706 - Unit <LAB_DESIGN_SEQ>: port <sig_WRFIN> of logic node <r_read_or0000> has no …</r_read_or0000></sig_wrfin></lab_design_seq></r_write_or0000></sig_wrfin></lab_design_seq></get_data_mux0000></sig_wrfin></lab_design_seq>

ERROR:Xst:528 - Multi-source in Unit on signal always @(posedge ClockA) begin a <= 1; end always @(posedge ClockB) begin if (a = 1) begin a <= 0; end end ってやったらダメだよね… どうしよう… reg増やして reg a; reg b; always @(posedge ClockA…

シフトさせまくって64bit分溜まったら吐き出す 吐き出すとき、Enableがたつ 使えるかどうかは、要確認 module Shift64 #( parameter DATA_WIDTH = 64, parameter LOG_WIDTH = 6 )( input InData, output reg [(DATA_WIDTH-1):0] OutData, input CLK50M, outp…