結局、100MHzから480kbpsを作ることに。480000bps 100000000 / 480000 ==> 208.333... 9600bps 100000000 / 9600 ==> 10416.667...9600でテスト通信を行って行けたら480000で試す。 4800kでダメだったら9600でいいじゃない。

ML501に搭載されているRS232CのチップはADM3202ARUZだそうでhttp://www.analog.com/static/imported-files/jp/data_sheets/ADM1385_3202_3222_JP.pdfによると、460 kbpsのデータ・レートだそうで…。RS232Cでのデータの送受信って、決められた速度じゃないと…

ここに、ML501のmigデザインが落ちています。http://japan.xilinx.com/products/boards/ml501/ml501_11.1_1/mig.htmはい、これを参考にしたら一発ですよ。俺、死ね。ひゃっほい！！

この出力、SYS_CLK_INとREF_CLK200_INが振動していない どういうことですか、死んでください。 IBUFGDS_LVPECL_25 lvds_sys_clk_input ( .I (SYS_CLK_P), .IB (SYS_CLK_N), .O (SYS_CLK_IN) ); IBUFGDS_LVPECL_25 lvpecl_clk200_in ( .O (REF_CLK200_IN), .I…

今日のエラーって感じにシリーズ化しましょう。 ERROR:Xst:872 - "lab_design.v" line 325: Unsupported target. mig_32 ddr2_sdram( // SYSTEM .sys_rst_n (!PSWRST), .sys_clk_p (CLK333MP), .sys_clk_n (CLK333MN), .clk200_p (CLK200MP), .clk200_n (CLK…

NET "DDR2_DQ[13]" LOC = "B22" ; #Bank 15 NET "DDR2_DQ[14]" LOC = "A22" ; #Bank 15 NET "DDR2_DQ[15]" LOC = "A23" ; #Bank 15 ... NET "sys_clk_p" LOC = "F14" ; #Bank 3 NET "sys_clk_n" LOC = "E13" ; #Bank 3 NET "clk200_p" LOC = "D13" ; #Bank 3…

ここらへんを削除しても良いのか理解できない自分がもどかしい。 ############################################################################ # Clock constraints # ############################################################################NET…

XilinxのCoreGeneratorだったかに MIG(メモリーインターフェースジェネレーター) ってのがあるのでメモリーに書き込んで遊ぼうかと思ったのですが。クロックが死ぬ。UCFファイルうざいわ ERROR:ConstraintSystem:59 - Constraint [mig_31/user_design/par/mi…

sys_clk_p, sys_clk_n, clk200_p, clk200_nと4個もクロックがあるんだけど、どれをどのようにすればいいのかはさっぱりだ。 clk200_p = ~clk200_n; sys_clk_p = ~sys_clk_n; ってすればいいのはわかる。 clk200系は200MHzにすればいいってのもわかる。sys_cl…

XilinxのML501というボードで遊んでる最中。Vertex-5よりスパルタンの方が人気がある様子。 でも、そんなのかんけいねぇ。現在、SRAMの読み書きをするモジュールをMIGで生成して、どうやって動かすのか調べているところ。ISEの使い方も多少わかってきたので…