Verilogでの変数(reg)の初期値設定

ど忘れして、ググッてしまったので書く

module hoge 
(
 input a,
 input b,
 output reg[7:0] led
)

initial led <= 1;

always (pasedge a) begin
 if(!b)begin
  led <= 1;
 end
 else begin
  led[7:0] <= {led[6:0],led[7]};
 end
end
endmodule

てな感じでinitial文を使いましょう