人に教える立場になった気がするので，まとめておく module clk( output ck ); reg ck; initial ck=1; always #10 ck= ~ck; endmodule module r #( parameter n = 1 )( input[n-1:0] d, input load,ck, output [n-1:0] q ); reg [n-1:0] qd; initial qd = 0;…